Проект направлен на создание «полностью открытой» SoC и dev board

Некоммерческая компания разрабатывает 64-разрядную SoC с низким исходным кодом «lowRISC» с открытым исходным кодом, которая обеспечит полностью открытое аппаратное обеспечение «от ядра процессора до платы разработки».

Отделение Кембриджского университета «lowRISC» - это некоммерческая компания, целью которой является создание полностью открытой вычислительной экосистемы, включая архитектуру набора команд (ISA), процессорный процессор и платы разработки.
Первым шагом является разработка новой конструкции системы на кристалле на основе новой 64-битной RISC-V ISA, разработанной в Калифорнийском университете в Беркли.

Другие цели, перечисленные в проекте, включают:

  • Создать полностью открытую SoC и недорогую платформу для разработки и поддержать сообщество разработчиков программного обеспечения с открытым исходным кодом.
    Это будет связано с объемным производством кремния.
  • Изучить и продвинуть новые аппаратные функции безопасности
  • Чтобы существующим компаниям и особенно полупроводниковым стартапам было проще создавать производные проекты, например, с помощью обмена скриптами, инструментами, источником и нашим опытом.
  • Создать эталонный дизайн для помощи академическим исследованиям.

Проект RISC-V (см. Ниже) в настоящее время достаточно продвинут, чтобы проект lowRISC мог начать разработку SoC вокруг него.
Однако пока подробностей немного.
«Если говорить честно, рано, наверное, слишком рано давать блок-схемы, спецификации и т. Д.», - написал руководитель группы lowRISC Роберт Маллинс в электронном письме HardLinux.


RISC-V прототип кремния

(нажмите, чтобы увеличить)

Маллинс является профессором Кембриджского университета и соучредителем Фонда Raspberry Pi.
Другими членами команды являются Алекс Брэдбери, частый участник Raspberry Pi, работающий в той же компьютерной лаборатории, что и Маллинс, и Гэвин Феррис из Dreamworks.
Официальных отношений с Фондом Пи нет, утверждает проект lowRISC.

Первоначальная версия SoC для ПЛИС ожидается в течение следующих шести месяцев, а тестовый чип должен быть изготовлен к концу 2015 года. Лента из серийного производства кремния ожидается не позднее конца 2016 года.

Ранние версии SoC не будут включать графический процессор.
Начальные тактовые частоты для SoC: от 500 МГц до 1 ГГц при 40 нм и около 1,0-1,5 ГГц при 28 нм.
Дизайн SoC будет выпущен под BSD, разрешающей лицензией с открытым исходным кодом.

RISC-V: новый вид ISA

Ранее в этом месяце Крсте Асанович из Калифорнийского университета в Беркли и Дэвид Паттерсон, лидеры проекта RISC-V, составляющего основу lowRISC, опубликовали официальный документ по RISC-V, а также сообщение в блоге EETimes, в котором кратко изложены технические документы.
Согласно документу, RISC-IV первоначально будет нацелена на устройства Интернета вещей (IoT) на базе Linux с планами распространения по всему вычислительному спектру.

Асанович - профессор и директор Лаборатории ASPIRE в Калифорнийском университете в Беркли, которая возглавляет проект RISC-V.
Паттерсон, профессор компьютерных наук в Калифорнийском университете в Беркли, придумал термин RISC (компьютер с сокращенным набором инструкций) и помог в разработке архитектуры еще в 80-х годах вместе с Карло Секуином и другими.

Авторы приводят убедительный аргумент в пользу создания нового полностью открытого набора инструкций.
Авторы пишут, что основанные на RISC ISA в архитектурах ARM, x86, MIPS и Power контролируются компаниями, которые «имеют патенты на причуды своих ISA, которые не позволяют другим использовать их без лицензий».
Лицензирование стоит дорого, поэтому ученые и небольшие проекты закрыты.
Например, только около 10-15 компаний имеют лицензии, которые позволяют им создавать собственные ядра ARM.
«Лицензии душат конкуренцию и инновации, мешая многим проектировать и делиться своими ISA-совместимыми ядрами», - продолжают они.

Другие проблемы и несправедливости в нынешней системе включают в себя тот факт, что компании, владеющие ISA, такие как ARM, Intel, IBM (Power) и Imagination Technologies (MIPS), зависят от посторонних, которые создают большую часть программного обеспечения для платформ, и Тем не менее, по словам авторов, эти ключевые заинтересованные стороны не контролируют сами МСА.

Теперь в более широком сообществе открытого исходного кода есть талант улучшать ISA и писать новые лучше, чем компании-привратники могут сделать самостоятельно, добавляют авторы.
Они заключают, что полностью открытый ISA, такой как RISC-V, будет стимулировать конкуренцию и инновации на свободном рынке, ускорить выход на рынок благодаря методологии с открытым исходным кодом и более доступные процессоры.

Одна из проблем RISC-V и проекта lowRISC, построенного на его основе, заключается в том, что уже есть два ISA с открытым исходным кодом RISC: SPARC и OpenRISC .
Асанович и Паттерсон утверждают, что только RISC-V отвечает всем требованиям, необходимым для компетентного открытого ISA, и что RISC-V воспользовался примером SPARC и OpenRISC, извлекая уроки из своих ошибок.
Кроме того, 64-разрядная адресная версия SPARC (V9) является проприетарной, и «OpenRISC, возможно, потерял импульс», добавляют они.

На сегодняшний день UC Berkeley разработал восемь кремниевых реализаций RISC-V, и в Индии, Великобритании и США уже ведутся внешние проекты.
Отчасти благодаря системе проектирования аппаратного обеспечения Chisel с открытым исходным кодом: «одно 64-разрядное ядро ​​RISC-V занимает половину площади, вдвое меньше энергии и быстрее, чем 32-разрядное ядро ​​ARM с аналогичным конвейером, выполненным в идентичном процессе, Авторы утверждают.

Это «ракетное» ядро ​​«примерно того же уровня производительности, что и ARM A5, когда оно сконфигурировано в той же технологии, но 64-битное, а не 32-битное», - написал Асанович в электронном письме HardLinux.
(См. Сравнительные данные проекта ниже.)

RISC-V симулятор

Тем временем на сайте проекта RISC-V был размещен симулятор под названием ANGEL для ЦП RISC-V, разработанный Сагаром Карандикаром из Калифорнийского университета в Беркли.
Симулятор, реализованный на JavaScript, загружает Linux в браузере Chrome.

На приведенных ниже снимках экрана показано, как симулятор ANGEL RISC-V загружается в оболочку ASH в Chrome на планшете Nexus 10.
После нажатия кнопки «Boot Linux» ANGEL загружает ядро ​​Linux объемом 3 МБ и загружает его в имитируемый процессор RISC-V.



Загрузка симулятора ANGEL RISC-V в Chrome на Nexus 10

(нажмите на картинку, чтобы увеличить)

Согласно веб-сайту проекта, в симуляторе ANGEL, работающем через Chrome, реализован 64-битный процессор RISC-V RV64IMA, работающий на 10 МБ памяти и выполняющий примерно 1,5 миллиона команд в секунду.
Симулятору требуется около 10 секунд для загрузки в ASH, после чего вы можете выдавать команды BusyBox.
(Симулятор не смог запустить программную клавиатуру Android на нашем Nexus 10, но на нашем рабочем столе Ubuntu мы могли вводить команды BusyBox в приглашении ASH.)

RISC-V против Cortex-A5

Проект RISC-V опубликовал сравнение между 64-битным ядром RISC-V Rocket и 32-битным Cortex-A5 от ARM.
Оба ядра предлагают конвейеры по порядку выпуска одной команды, и оба реализованы с использованием одного и того же процесса TSMC.
Кроме того, Rocket предоставляет «MMU, который поддерживает виртуальную память на основе страниц», и дополнительно предлагает совместимый с IEEE 754-2008 FPU, способный выполнять операции как с одинарной, так и двойной точностью с плавающей запятой, включая «сложное умножение-сложение». говорит проект.
Данные в таблице показывают, что «ядро RISC-V быстрее, меньше и потребляет меньше энергии», - говорится на веб-сайте проекта.

ARM Cortex-A5 RISC-V Rocket RISC-V / ARM

соотношение
Ширина регистра ISA 32 бита 64 бита 2
частота > 1 ГГц > 1 ГГц 1
Производительность Dhrystone 1,57 DMIPS / МГц 1,72 DMIPS / МГц 1,1
Площадь без кэшей 0,27 мм 2 0,14 мм 2 0,5
Площадь с 16KB кешами 0,53 мм 2 0,39 мм 2 0.7
Эффективность площади

(DMIPS / МГц / мм 2 )
2,96 4,41 1,5
Динамическая сила

(мВт / МГц)
<0,08 0,034 > = 0,4

«Мы планируем открыть исходный код нашего генератора ядра Rocket, написанного на Chisel, в ближайшем будущем», - добавляет проект.
«В настоящее время мы находимся в процессе очистки хранилища.
Пожалуйста, не переключайтесь."

Дальнейшая информация

Более подробную информацию о lowRISC можно найти на сайте lowRISC.org .
Первый семинар RISC-V состоится 14-15 января 2015 года в Монтерее, штат Калифорния. В конце семинара будет проведен учебный лагерь RISC-V.
Более подробная информация о RISC-V доступна на веб-сайте RISC-V .

- с дополнительным репортажем Рика Лербаума