Многоядерные, готовые к Linux ядра RISC-V имеют DSP

Andes представила новые версии A25MP и AX25MP своих дружественных для Linux процессорных ядер A25, заявленных как первые ядра RISC-V с «комплексным» DSP.
Ядра с тактовой частотой 1 ГГц обеспечивают согласованность кэша и поддержку SMP и вплоть до четырехъядерных конструкций.

На семинаре RISC-V в Тайване Andes Technology анонсировала второе поколение своих дружественных к Linux, RISC-V ISA-совместимых ядер A25 (32-разрядных) и AX25 (64-разрядных).
По словам Андеса, 32-разрядные, 28-нм изготовленные A25MP и 64-разрядные AX25MP являются первыми коммерческими ядрами RISC-V с расширенными расширениями инструкций DSP.
В отличие от более раннего поколения A25 (см. Ниже), они также первыми предлагают когерентность кэша для поддержки поддержки многоядерных и многопроцессорных систем.
Однако начальные продукты будут одноядерными.

ASP A25MP / AX25MP (цифровой сигнальный процессор) ISA основан на черновом варианте расширения RISC-V P (PDF), который Анды передал в фонд RISC-V.
DSP особенно полезны для ускорения обработки голоса, звука и изображений, говорят тайваньские Andes.
Компания также отметила возможность «расширения возможностей таких приложений, как искусственный интеллект и усовершенствованные системы помощи водителю (ADAS)».

При использовании с компилятором фирмы, библиотеками DSP и имитатором DSP A25MP / AX25MP «обеспечивают ускорение в 7 раз в PNET для алгоритма обнаружения и выравнивания лиц MtCNN (многозадачных каскадных сверточных сетей)», - говорит Андес.
Также утверждается, что DSP обеспечивают «повышение производительности на порядок» в эталонном классификаторе изображений CIFAR10 для алгоритмов обучения машинному обучению и компьютерному зрению.


IP-экосистема Andes CPU для процессора (слева) и схема архитектуры для готовых для Linux чипов A25 / AX25, которые составляют основу новых A25MP и AX25MP

(нажмите на картинку, чтобы увеличить)

По словам Андеса, разработчики SoC могут модернизировать свои существующие чипы A25 и AX25 с поддержкой Linux с помощью DSP ISA.
Кроме того, Andes анонсировала 32-разрядный процессор D25F, не поддерживающий Linux, «который представляет собой A25 без поддержки MMU и S-режима», который также предлагает DSP ISA.
Все новые процессорные IP-адреса Andes «пользуются одним и тем же эффективным базовым конвейером процессоров серии 25 и мощными инструментами ACE для индивидуального проектирования команд», - говорится в сообщении компании.

Анды ранее A25 и AX25

В октябре 2018 года компания Andes, предлагающая широкий спектр RISC-процессоров, подобных MCU, анонсировала свои первые ядра с RISC-V ISA с открытым исходным кодом.
К ним относятся крошечные, не совместимые с Linux ядра серий N22 и N25 и его первый RISC-V IP с поддержкой Linux: 32-разрядный A25 и 64-разрядный AX25.

Пока нет документации по новым DSP- и многоядерным процессорам A25MP и AX25MP, но они, скорее всего, предлагают все, что есть на аналогичных одноядерных процессорах без DSP A25 и AX25 .
Как и ядра Andes на основе RISC-V серий N22 и N25, а также более ранние компоненты, не относящиеся к RISC-V, серии A25 являются частью семейства AndesCore, которое «принимает RISC-V в качестве подмножества» своего пятого поколения Архитектура AndeStar V5 .

A25 и AX25 выглядят практически идентичными, за исключением различий между 32-битной и 64-битной архитектурами.
По словам Андеса, 64-разрядный AX25 поддерживает высокопроизводительные встроенные приложения, которым требуется адресное пространство более 4 ГБ.
Единственное отличие, которое мы видели при сравнении их спецификаций, заключалось в том, что 64-битный AX25 больше на 0,174 квадратных миллиметра против 0,147, и он потребляет больше динамической мощности на 22 мкВт / МГц против 17.

Изготовленные по той же технологии TSMC 28nm HPC +, что и новые многоядерные модели DSP, A25 и AX25 имеют 5-ступенчатый конвейер и поддерживают до 1,2 ГГц, производительность 3,5 CoreMark / MHz.
Конструкция процессора поддерживает инструкции с плавающей запятой одинарной и двойной точности, загрузку / сохранение половинной точности, а также MMU и режим супервизора (S-Mode) для приложений на базе Linux.

A25 и AX25 обеспечивают прогнозирование ветвлений, кэши инструкций и данных, локальную память для доступа с малой задержкой и поддержку ECC для защиты от программных ошибок памяти L1.
Другие функции включают PLIC и векторные прерывания, 64-битные шины AXI или 64/32-битные AHB, а также режимы PowerBrake и WFI для управления низким энергопотреблением и энергопотреблением.

Средства разработки включают в себя AndeSight IDE, инструмент «COPILOT» для ACE, а также отладку JTAG и ICE.
Andes поставляет платформы для разработки аппаратного обеспечения AndesShape для некоторых из AndesCore IP, но пока ни один из них не поддерживает семейство A25.

A25 и AX25 IP, по-видимому, доступны разработчикам SoC, но неясно, поставлялись ли еще какие-либо SoC на основе A25.
В январе компания объявила о том, что в 2018 году ядра были отгружены в 1 миллиард SoC, что в сумме составляет 3,5 миллиарда.
Однако большинство, если не все, из них не использовали RISC-V.

Другие смокированные чипы RISC-V

Семейство ядер A25 объединяет небольшое количество анонсированных Linux-готовых ядер RISC-V, в основном от SiFive.
Компания расширила свои ядра до SoC Freedom U540, совместимого с Linux, и анонсировала модели U74 и U74-MC следующего поколения.

Microsemi от Microchip анонсировала удобную для Linux SoC PolarFire, основанную частично на ядрах SiFive U54-MC.
Он считается первым в мире RISC-V FPGA SOC.
Другой поддерживаемый Linux чип RISC-V - это чип Shakti , который частично финансируется правительством Индии.

Дополнительная информация

Компания Andes Technology не предоставила информацию о доступности новых ядер A25MP и AX25MP RISC-V.
Дополнительную информацию можно найти в анонсах A25 и AX25.