Основанное на Linux ядро ​​RISC-V дебютирует на SoX NXP i.MX

OpenHW Group представила новую платформу SoC CORE-V Chassis на базе Linux, которая должна выйти в продажу во 2 полугодии 2020 года на базе SoX NXP i.MX, но с 64-битной R64-V и PULP на базе 1,5-ГГц CV64A. Процессор и 32-битные ядра CV32E.
Между тем, Think Silicon продемонстрировала графический процессор NEOX | V на основе RISC-V.

Некоммерческая инициатива RISC-V с открытым исходным кодом под названием OpenHW Group, которая была запущена в июне , объявила, что планирует отказаться от удобного для Linux SoC для оценки шасси CORE-V во второй половине 2020 года, построенного на основе 64-разрядной версии. битное ядро ​​процессора CV64A и 32-битный сопроцессор CV32E.
Ядра на основе RISC-V будут интегрированы в неопределенную многоядерную SoC-модель NXP i.MX.
SoC был анонсирован на саммите RISC-V на этой неделе в Сан-Хосе, Калифорния, где Think Silicon также продемонстрировал раннюю версию графического процессора NEOX | V на основе RISC-V (см. Ниже).

Ядро ЦП CV64A с открытым исходным кодом и 32-разрядный CV32E основаны на ядре платформы PULP архитектуры RISC-V, разработанной Университетом ETH Zurich.
64-разрядное ядро ​​CV64A основано на реализации ETH Zurich Ariane его IP - адреса ядра RV64GC RISC-V.
RV64GC также используется во многих других проектах RISC-V, включая SiFive U54 .


Общая архитектура и обзор семейства PULP

(щелкните изображение, чтобы увеличить)

Источник: ETH Zurich

IP-адрес Ariane, который служит основой для готового для Linux ядра ЦП CV64A, представляет собой 6-ступенчатый однозадачный ЦП с порядковыми уровнями M, S и U.
Возможности включают настраиваемый размер, отдельные TLB, аппаратное PTW и прогнозирование ветвлений.

Ariane поддерживает эмуляцию ПЛИС с использованием Vivado на плате Genesys 2 от Digilent на базе Xilinx Kintex-7.
Это не было упомянуто в объявлении шасси CORE-V, и вполне возможно, что в разработке находится еще одна плата разработки.


Архитектура PULP Ariane (слева) и плата Open-ISA Vega

(нажмите на картинку, чтобы увеличить)

32-битный сопроцессор CV32E основан на реализации RTH5CY ETH Zurich его базового IP RV32IMFCXpulp RISC-V, который используется в микроконтроллере PULPino .
PULPino запускает Zephyr на ZedBoard PULPino , среди других реализаций.
(Проект PULP также предлагает более низкий 32-разрядный базовый IP-адрес Ibex, который не включен в шасси CORE-V.) В настоящее время плата разработки для CV32E является Open-ISA-совместимой с Zephyr-совместимой платой Vega, поддерживаемой Arphyino .

Компания NXP, которая является основным спонсором проекта, будет поставлять «проверенную платформу NXP i.MX» в комплекте с 3D и 2D графическими процессорами и аппаратными блоками безопасности.
Периферийная поддержка будет включать в себя MIPI-DSI и -CSI, PCIe, GbE, USB 2.0, (LP) DDR4, несколько интерфейсов SDIO и многое другое.


«NXP взволнован тем, что является ключевым участником проекта CORE-V Chassis, использующего нашу платформу i.MX мирового класса», - заявил Роб Ошана, председатель совета директоров OpenHW Group и вице-президент по разработке программного обеспечения в NXP.

В дополнение к NXP членами группы OpenHW являются Alibaba, Bluespec, CMC Microsystems, Embecosm, ETH Zurich, GreenWaves, Imperas, Metrics, Mythic, Onespin, Silicon Labs и Thales.
Imperas и Metrics вносят свой вклад в золотую эталонную модель и симулятор системы Verilog, соответственно, для демонстрационного стенда Core-C Verification Test.
OneSpin предоставляет свое решение для проверки целостности проекта, а GreenWaves интегрирует маломощный чип GAP8 AI .

UltraSoC присоединился к группе в ноябре, и 6 декабря объявил, что предоставит в проект версию с открытым исходным кодом своего кодировщика трассировки RISC-V.
Группа OpenHW также имеет стратегические партнерские отношения с Eclipse Foundation и другими организациями.

Корпус CORE-V станет основой для дальнейшей оценки многоядерных SoC, заявляет OpenHW Group.
Предположительно, некоторые из них начнут предлагать больше открытых источников IP в дополнение к ядрам процессора.
(Более подробную информацию о новом графическом процессоре NEOX | V на основе RISC-V см. Ниже).

Существует множество корпоративных и академических проектов по разработке и выпуску основных IP-адресов на основе RISC-V, некоторые из которых работают под управлением Linux.
К ним относится серия AndesCore 27 с поддержкой VPU от Andes Technology, которая также была анонсирована на этой неделе.
Полных проектов SoC было меньше, отчасти из-за отсутствия графических процессоров на базе RISC-V и других сопроцессоров, которые позволили бы полностью или даже в основном SoC с открытым исходным кодом.

В ориентированной на Linux SiFive SoFive Freedom U540 SoC, работающей на плате HiFive Unleashed , отсутствуют графические процессоры или другие типичные сопроцессоры SoC.
В готовом Linux Microchips PolarFire SoC , выпущенном на этой неделе в рамках программы раннего доступа, также не хватает медиа-ориентированных чипов.
Тем не менее, он объединяет те же ядра SiFive U54 и FPAR PolarFire на основе RISC-V.

Первое ядро ​​RISC-V GPU выходит на демонстрационную стадию

На этой неделе на саммите RISC-V Think Silicon демонстрирует предварительный предварительный обзор того, что он называет первым IP RISC-V на базе 3D GPU IP.
По словам Think Silicon, маломощный 4-64-ядерный дизайн NEOX | V имеет параллельную многоядерную и многопоточную архитектуру, основанную на наборе команд RISC-V64GC ISA «с адаптивным NoC (Networks-on-Chip)», - говорит Think Silicon.

Программируемый NEOX | V имеет различные размеры и число потоков, организованных до 16 элементов кластера.
Он предлагает конфигурации кластера / ядра, которые могут достигать в общей сложности от 12,8 до 409,6 GFLOPS при 800 МГц.
Графический процессор поддерживает инструкции FP16, FP32 и FP64 плюс SIMD.
Машинное обучение и другие алгоритмы ИИ будут поддерживаться.

Для программного обеспечения будут Linux, RTOS и Wear OS SDK с поддержкой OpenGL ES и Vulkan через промежуточное ПО GLOVE.
Будут доступны аппаратные платформы для оценки на основе Xilinx SoC FPGA.
Дата выхода не была указана.

Дальнейшая информация

SoC для оценки шасси CORE-V поступит в продажу во втором квартале 2020 года. Дополнительную информацию можно найти в объявлении OpenHW Group о шасси CORE-V и на веб-сайте OpenHW Group .
Дополнительную информацию можно найти в слайд-палубах (PDF) из анонса запуска июньской группы OpenHW, здесь и здесь .